MSI 790XT User Guide - Page 103

Français ▶ DRAM Timing Mode Ce domaine possède la capacité de détecter automatiquement les DRAM timing. Si vous le mettez en [DCT 0], [DCT 1] ou [Both], des domaines appaîssent et à choisir. DCT 0 contrôle canal A et DCT1 contrôle canal B. ▶ CAS Latency (CL) Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. Il contrôle le latence CAS, qui détermine le retard du timing (en cycle d'horloge) avant que le SDRAM commence un ordre de lecture après l'avoir reçu. ▶ tRCD Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. Quand le DRAM est rafraîchi, les rangs et les colonnes sont tous adressés séparément. Cet article vous permet de déterminer le timing de la transition de RAS (row address strobe) à CAS (column address strobe). Le moins fonctionne l'horloge, le plus vite est la performance de DRAM. ▶ tRP Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. Cet article contrôle le numéro de cycles pour que le Row Address Strobe (RAS) soit permit à précharger. S'il n'y a pas assez de temps pour que le RAS accumule son charge avant le refraîchissement de to DRAM, le refraîchissement peut être incomplet et le DRAM peut échouer à retirer les données. Cet article applique seulement quand le DRAM synchrone est installé dans le système. ▶ tRAS Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. L'article détermine le temps que le RAS prend pour lire ou écrire une cellule de mémoire. ▶ tRTP Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. Ce réglage contrôle l'interval de temps entre un ordre de lecture et de précharge. ▶ tRC Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. Ce réglage détermine le numéro minimum des cycles d'horloge qu'un rang de mémoire prend pour compléter un cycle plein, de l'activité du rang jusqu'au précharge du rang d'activité. ▶ tWR Lorsque le DRAM Timing Mode est mise en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. Il spécifie la quantité de retard (en cycles d'horloge) qui doit se passer après l'achèvement d'une opération valide d'écriture, avant qu'une active banque puisse être chargée. Ce retard est revendiqué pour garantir que les données dans le tempon d'écriture puissent être écrites aux cellules de mémoire avant l'apparition du précharge. ▶ tRRD Lorsque le DRAM Timing Mode est mise en [DCT 0], [DCT1] ou [Both], ce domaine est ajustable. Il spécifie le retard activité-à-activité de banques différentes. Fr-29