Casio QT 6000 Service Manual - Page 69

Command Decoder Control Logic Row Decoder Latch Circuit Input & Output Buffer 8-10. SDRAM (IC12: EDS2532AABH) 90-ball FBGA 1 2 3 4 5 6 7 8 9 A DQ26 DQ24 VSS B DQ28 VDDQ VSSQ C VSSQ DQ27 DQ25 D VSSQ DQ29 DQ30 E VDDQ DQ31 NC F VSS DQM3 A3 G A4 A5 A6 H A7 A8 NC J CLK CKE A9 K DQM1 NC NC L VDDQ DQ8 VSS M VSSQ DQ10 DQ9 N VSSQ DQ12 DQ14 P DQ11 VDDQ VSSQ R DQ13 DQ15 VSS (Top view) VDD DQ23 DQ21 VDDQ VSSQ DQ19 DQ22 DQ20 VDDQ DQ17 DQ18 VDDQ NC DQ16 VSSQ A2 DQM2 VDD A10 A0 A1 NC BA1 A11 BA0 /CS /RAS /CAS /WE DQM0 VDD DQ7 VSSQ DQ6 DQ5 VDDQ DQ1 DQ3 VDDQ VDDQ VSSQ DQ4 VDD DQ0 DQ2 CLK CKE Clock Generator Address Mode Register /CS /RAS /CAS /WE Row Address Buffer & Refresh Counter Column Address Buffer & Burst Counter Bank 3 Bank 2 Bank 1 Bank 0 Sense Amplifier Column Decoder & Latch Circuit Data Control Circuit - 67 - DQM DQ