Brother International HL 5030 Service Manual - Page 70

Main PCB Block Diagram, Fig. 3-2 shows the block diagram of the main PCB. HL-5030/5040/5050/5070N

Page 70 highlights

CHAPTER 3 THEORY OF OPERATION 1.2 Main PCB Block Diagram Fig. 3-2 shows the block diagram of the main PCB. (HL-5030/5040/5050/5070N) A S I C Reset Circuit CPU Core (SPARClite 133MHz) BUS INT Oscillator 66.6MHz Program + Font ROM HL-5030:1MB HL-5040:4MB HL-5050/5070N:8MB Network Program (HL-5070N only)(1.5 MB) STORAGE (0.5 MB) RAM HL-5030:4MB HL-5040:8MB HL-5050/5070N:16MB RAM (DIMM) (max. 128MB) Option for HL-5040/5050/5070N EEPROM HL-5030/5040/5050:512 x 8 bit HL-5070N:8192 x 8 bit To PC or Hub To Engine PCB Network Controller (HL-5070N only) Address Decoder DRAM Control Timer FIFO CDCC Parallel I/O (HL-5040/5050/5070N only) USB I/O Oscillator 12MHz Soft Support EEPROM I/O Engine Control I/O PCI Bus Control Oscillator 25MHz (HL-5070N only) Fig. 3-2 To PC To PC 3-2

  • 1
  • 2
  • 3
  • 4
  • 5
  • 6
  • 7
  • 8
  • 9
  • 10
  • 11
  • 12
  • 13
  • 14
  • 15
  • 16
  • 17
  • 18
  • 19
  • 20
  • 21
  • 22
  • 23
  • 24
  • 25
  • 26
  • 27
  • 28
  • 29
  • 30
  • 31
  • 32
  • 33
  • 34
  • 35
  • 36
  • 37
  • 38
  • 39
  • 40
  • 41
  • 42
  • 43
  • 44
  • 45
  • 46
  • 47
  • 48
  • 49
  • 50
  • 51
  • 52
  • 53
  • 54
  • 55
  • 56
  • 57
  • 58
  • 59
  • 60
  • 61
  • 62
  • 63
  • 64
  • 65
  • 66
  • 67
  • 68
  • 69
  • 70
  • 71
  • 72
  • 73
  • 74
  • 75
  • 76
  • 77
  • 78
  • 79
  • 80
  • 81
  • 82
  • 83
  • 84
  • 85
  • 86
  • 87
  • 88
  • 89
  • 90
  • 91
  • 92
  • 93
  • 94
  • 95
  • 96
  • 97
  • 98
  • 99
  • 100
  • 101
  • 102
  • 103
  • 104
  • 105
  • 106
  • 107
  • 108
  • 109
  • 110
  • 111
  • 112
  • 113
  • 114
  • 115
  • 116
  • 117
  • 118
  • 119
  • 120
  • 121
  • 122
  • 123
  • 124
  • 125
  • 126
  • 127
  • 128
  • 129
  • 130
  • 131
  • 132
  • 133
  • 134
  • 135
  • 136
  • 137
  • 138
  • 139
  • 140
  • 141
  • 142
  • 143
  • 144
  • 145
  • 146
  • 147
  • 148
  • 149
  • 150
  • 151
  • 152
  • 153
  • 154
  • 155
  • 156
  • 157
  • 158
  • 159
  • 160
  • 161
  • 162
  • 163
  • 164
  • 165
  • 166
  • 167
  • 168
  • 169
  • 170
  • 171
  • 172
  • 173
  • 174
  • 175
  • 176
  • 177
  • 178
  • 179
  • 180
  • 181
  • 182
  • 183
  • 184
  • 185
  • 186
  • 187
  • 188
  • 189
  • 190
  • 191
  • 192
  • 193
  • 194
  • 195
  • 196
  • 197
  • 198
  • 199
  • 200
  • 201
  • 202
  • 203
  • 204
  • 205
  • 206
  • 207
  • 208
  • 209
  • 210
  • 211
  • 212
  • 213
  • 214
  • 215
  • 216
  • 217
  • 218
  • 219
  • 220
  • 221
  • 222
  • 223
  • 224
  • 225
  • 226
  • 227
  • 228
  • 229
  • 230
  • 231
  • 232
  • 233
  • 234
  • 235
  • 236
  • 237
  • 238
  • 239
  • 240
  • 241
  • 242
  • 243
  • 244
  • 245
  • 246
  • 247
  • 248
  • 249
  • 250
  • 251
  • 252
  • 253
  • 254
  • 255
  • 256
  • 257
  • 258
  • 259
  • 260
  • 261
  • 262
  • 263
  • 264
  • 265

CHAPTER 3 THEORY OF OPERATION
3-2
1.2
Main PCB Block Diagram
Fig. 3-2 shows the block diagram of the main PCB. (HL-5030/5040/5050/5070N)
Reset Circuit
Program + Font ROM
HL-5030:1MB
HL-5040:4MB
HL-5050/5070N:8MB
RAM
HL-5030:4MB
HL-5040:8MB
HL-5050/5070N:16MB
RAM (DIMM)
(max. 128MB)
Option for HL-5040/5050/5070N
EEPROM
HL-5030/5040/5050:512 x 8 bit
HL-5070N:8192 x 8 bit
CPU Core
(SPARClite 133MHz)
A
S
I
C
Oscillator 66.6MHz
Address Decoder
DRAM Control
Timer
FIFO
CDCC Parallel I/O
(HL-5040/5050/5070N only)
Soft Support
EEPROM I/O
Engine Control
I/O
To Engine PCB
BUS
INT
To PC
USB I/O
To PC
Network Program
(HL-5070N only)(
1.5
MB)
STORAGE (0.5 MB)
PCI Bus Control
Network Controller
To PC
or Hub
(HL-5070N only)
Oscillator 12MHz
Oscillator 25MHz
(HL-5070N only)
Fig. 3-2