IBM DTCA-24090 Hard Drive Specifications - Page 59

Host Terminating Write DMA

Page 59 highlights

6.5.3.8 Host Terminating Write DMA DMARQ DMACK STOP DDMARDY HSTROBE DB(15:00) < Tli > < Tmli > < > Tss < Tack > < Tli > < > Trdyz < Tli > < Tack > Tds < > < > Tdh XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX CRC XXXXXXXXXX < Host drives DB > [nsec] PARAMETER DESCRIPTION MODE0 MODE1 MODE2 MIN MAX MIN MAX MIN MAX Tss Time from strobe to stop assertion Tli Limited interlock time Tmli Interlock time Tds Data setup time (at device side) Tdh Data Hold time (at device side) Tack Hold time after DMACK negation | Trdyz Pull up time before DDMARDY release 50 0 150 20 15 5 20 20 50 0 150 20 10 5 20 20 50 0 150 20 7 5 20 20 Figure 34. Ultra D M A cycle timings (Host terminating Write) Electrical Interface Specifications 51

  • 1
  • 2
  • 3
  • 4
  • 5
  • 6
  • 7
  • 8
  • 9
  • 10
  • 11
  • 12
  • 13
  • 14
  • 15
  • 16
  • 17
  • 18
  • 19
  • 20
  • 21
  • 22
  • 23
  • 24
  • 25
  • 26
  • 27
  • 28
  • 29
  • 30
  • 31
  • 32
  • 33
  • 34
  • 35
  • 36
  • 37
  • 38
  • 39
  • 40
  • 41
  • 42
  • 43
  • 44
  • 45
  • 46
  • 47
  • 48
  • 49
  • 50
  • 51
  • 52
  • 53
  • 54
  • 55
  • 56
  • 57
  • 58
  • 59
  • 60
  • 61
  • 62
  • 63
  • 64
  • 65
  • 66
  • 67
  • 68
  • 69
  • 70
  • 71
  • 72
  • 73
  • 74
  • 75
  • 76
  • 77
  • 78
  • 79
  • 80
  • 81
  • 82
  • 83
  • 84
  • 85
  • 86
  • 87
  • 88
  • 89
  • 90
  • 91
  • 92
  • 93
  • 94
  • 95
  • 96
  • 97
  • 98
  • 99
  • 100
  • 101
  • 102
  • 103
  • 104
  • 105
  • 106
  • 107
  • 108
  • 109
  • 110
  • 111
  • 112
  • 113
  • 114
  • 115
  • 116
  • 117
  • 118
  • 119
  • 120
  • 121
  • 122
  • 123
  • 124
  • 125
  • 126
  • 127
  • 128
  • 129
  • 130
  • 131
  • 132
  • 133
  • 134
  • 135
  • 136
  • 137
  • 138
  • 139
  • 140
  • 141
  • 142
  • 143
  • 144
  • 145
  • 146
  • 147
  • 148
  • 149
  • 150
  • 151
  • 152
  • 153
  • 154
  • 155
  • 156
  • 157
  • 158
  • 159
  • 160
  • 161
  • 162
  • 163
  • 164
  • 165
  • 166
  • 167
  • 168
  • 169
  • 170
  • 171
  • 172
  • 173
  • 174
  • 175
  • 176
  • 177
  • 178
  • 179
  • 180
  • 181
  • 182
  • 183
  • 184
  • 185
  • 186
  • 187
  • 188
  • 189
  • 190

6.5.3.8
Host Terminating Write DMA
<
Tli
>
DMARQ
<
Tmli
>
DMACK
< > Tss
< Tack >
STOP
<
Tli
>
<
> Trdyz
DDMARDY
<
Tli
>
< Tack >
HSTROBE
Tds < > < > Tdh
DB(15:00)
XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX
CRC
XXXXXXXXXX
<
Host drives DB
>
[nsec]
MODE0
MODE1
MODE2
PARAMETER DESCRIPTION
MIN
MAX
MIN
MAX
MIN
MAX
Tss
Time from strobe to stop assertion
50
50
50
Tli
Limited interlock time
0
150
0
150
0
150
Tmli
Interlock time
20
20
20
Tds
Data setup time (at device side)
15
10
7
Tdh
Data Hold time
(at device side)
5
5
5
Tack
Hold time after
DMACK negation
20
20
20
|
Trdyz
Pull up time before DDMARDY release
20
20
20
Figure 34. Ultra DMA cycle timings (Host terminating Write)
Electrical Interface Specifications
51