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309
21850J/0—February 2000
AMD-K6
®
-2 Processor Data Sheet
Preliminary Information
Transition from Protected Mode to Real Mode, INIT-Initi-
ated . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Translation Lookaside Buffer (TLB) . . . . . . . . . . . . . . . . . . 179
Trap Dword, I/O. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
Tri-State Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
TRST# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
TSC . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
–
38
,
50
,
176
,
244
–
245
TSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
,
48
–
49
,
215
,
240
U
Uncacheable Memory. . . . . . . . . . . . . . . . . . . . . . .52
,
202
–
203
UWCCR . . . . . . . . . . . . . .50
,
52
,
174
–
176
,
183
–
184
,
203
–
206
V
VCC2DET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
VCC2H/L# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Voltage . . . . . . . . 121
,
128
,
249
,
253
–
254
,
258
–
259
,
264
,
267
ranges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
–
292
W
W/R#. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122
,
263
–
264
WAE15M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
WAELIM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
WB/WT# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
WBINVD Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
WCDE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
,
187
WHCR . . . . . . . . . . . . . . . . . . . . .37
,
40
,
50
–
51
,
176
,
187
,
191
Write
handling control register (WHCR) . . . . . . . . . . . . . . . . . . 40
to a cacheable page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
to a sector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Write Allocate. . . . . . . . . . . . . . . . . . . 181
,
186
–
187
,
190
–
191
enable. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
,
187
enable limit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
,
187
limit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
logic mechanisms and conditions . . . . . . . . . . . . . . . . . . 190
Write Merge Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
Write/Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Writeback . . . 96
,
98
–
99
,
109
,
115
,
118
,
123
,
126
,
138
–
139
,
. . . . . . . . . . . . . . . . . . . . . 164
,
179
,
185
,
192
,
199
,
248
burst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
,
9
cycles . . . . . 85
,
87
–
88
,
101
,
104
,
123
,
138
,
146
,
150
,
152
,
. . . . . . . . . . . . . . . . . . . . . 154
,
156
,
160
,
183
,
236
,
246
or writethrough. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Write-combining Memory . . . . . . . . . . . . . . . . . . .52
,
202
–
203
Writethrough vs. Writeback Coherency States . . . . . . . . . 199