iv
Contents
AMD-K6
®
-2 Processor Data Sheet
21850J/0—February 2000
Preliminary Information
Memory Management Registers . . . . . . . . . . . . . . . . . . . . . . . 40
Task State Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Paging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Descriptors and Gates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Exceptions and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.2
AMD-K6
®
-2 Processor Model 8/[F:8] Registers . . . . . . . . . . . 50
Extended Feature Enable Register (EFER)
–Model 8/[F:8] . 50
Write Handling Control Register (WHCR)–Model 8/[F:8] . . 51
UC/WC Cacheability Control Register
(UWCCR)52
Processor State Observability Register (PSOR). . . . . . . . . . . 53
Page Flush/Invalidate Register (PFIR) . . . . . . . . . . . . . . . . . . 53
3.3
Instructions Supported by the AMD-K6
®
-2 Processor
. . . . . 54
4
Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
4.1
Signal Terminology
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
4.2
A20M# (Address Bit 20 Mask) . . . . . . . . . . . . . . . . . . . . . . . . . 85
4.3
A[31:3] (Address Bus)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
4.4
ADS# (Address Strobe)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
4.5
ADSC# (Address Strobe Copy) . . . . . . . . . . . . . . . . . . . . . . . . 87
4.6
AHOLD (Address Hold) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
4.7
AP (Address Parity) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
4.8
APCHK# (Address Parity Check) . . . . . . . . . . . . . . . . . . . . . . 90
4.9
BE[7:0]# (Byte Enables) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.10
BF[2:0] (Bus Frequency)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
4.11
BOFF# (Backoff) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
4.12
BRDY# (Burst Ready)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
4.13
BRDYC# (Burst Ready Copy)
. . . . . . . . . . . . . . . . . . . . . . . . . 95
4.14
BREQ (Bus Request)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
4.15
CACHE# (Cacheable Access)
. . . . . . . . . . . . . . . . . . . . . . . . . 96
4.16
CLK (Clock)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
4.17
D/C# (Data/Code)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
4.18
D[63:0] (Data Bus)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.19
DP[7:0] (Data Parity) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
4.20
EADS# (External Address Strobe) . . . . . . . . . . . . . . . . . . . . 100
4.21
EWBE# (External Write Buffer Empty) . . . . . . . . . . . . . . . . 101
4.22
FERR# (Floating-Point Error)
. . . . . . . . . . . . . . . . . . . . . . . 102
4.23
FLUSH# (Cache Flush)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
4.24
HIT# (Inquire Cycle Hit) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
4.25
HITM# (Inquire Cycle Hit To Modified Line) . . . . . . . . . . . 104
4.26
HLDA (Hold Acknowledge)
. . . . . . . . . . . . . . . . . . . . . . . . . 105
4.27
HOLD (Bus Hold Request)
. . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.28
IGNNE# (Ignore Numeric Exception)
. . . . . . . . . . . . . . . . . 106
4.29
INIT (Initialization)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
4.30
INTR (Maskable Interrupt) . . . . . . . . . . . . . . . . . . . . . . . . . . 108
4.31
INV (Invalidation Request) . . . . . . . . . . . . . . . . . . . . . . . . . . 108
4.32
KEN# (Cache Enable)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109