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Contents
AMD-K6
®
-2 Processor Data Sheet
21850J/0—February 2000
Preliminary Information
AHOLD-Initiated Inquire Hit to Modified Line . . . . . . . . . . 152
AHOLD Restriction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Bus Backoff (BOFF#). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Locked Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Basic Locked Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Locked Operation with BOFF# Intervention . . . . . . . . . . . . 160
Interrupt Acknowledge. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
5.6
Special Bus Cycles
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Basic Special Bus Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Shutdown Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Stop Grant and Stop Clock States . . . . . . . . . . . . . . . . . . . . . 167
INIT-Initiated Transition from Protected Mode to
Real Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
6
Power-on Configuration and Initialization . . . . . . . . . . . . . . 173
6.1
Signals Sampled During the Falling Transition of RESET 173
FLUSH# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
BF[2:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
BRDYC# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
6.2
RESET Requirements
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
6.3
State of Processor After RESET . . . . . . . . . . . . . . . . . . . . . . 174
Output Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
6.4
State of Processor After INIT
. . . . . . . . . . . . . . . . . . . . . . . . 177
7
Cache Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
7.1
MESI States in the Data Cache . . . . . . . . . . . . . . . . . . . . . . . 180
7.2
Predecode Bits
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
7.3
Cache Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
Cache-Related Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
7.4
Cache Disabling and Flushing
. . . . . . . . . . . . . . . . . . . . . . . 183
7.5
Cache-Line Fills
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
7.6
Cache-Line Replacements . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
7.7
Write Allocate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Write to a Cacheable Page . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Write to a Sector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Write Allocate Limit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Write Allocate Logic Mechanisms and Conditions . . . . . . . 189
7.8
Prefetching
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Hardware Prefetching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Software Prefetching. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
7.9
Cache States
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
7.10
Cache Coherency
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Inquire Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Internal Snooping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
FLUSH# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
PFIR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195